2. Rangkaian dan Simulasi [Kembali]
Rangkaian ini terdiri
dari 2 IC flip-flop yaitu IC 74LS112 untuk
J-K flip-flop dan IC 7474 sebagai D flip-flop.
Pada J-K
flip-flop di sebelah kanan, terlihat bahwa untuk kaki R (reset) dihubungkan ke
B0, dan bernilai 0. Untuk kaki S (set) dihubungkan ke B1 dengan nilainya adalah
1. Kemudian untuk kaki J dihubungkan ke B2 dengan input D'Clock, untuk CLK dihubungkan
dengan B3 (dalam kondisi don't care). Selanjutnya untuk kaki K dihubungkan ke
B4 dengan nilai 0.
Pada rangkaian J-K flip-flop ini R berlogika 0 dan S berlogika 1. Menurut tabel kebenaran dari IC 71LS112 bahwa jika R dan S berlogika 0 dan 1 maka R-S akan aktif sedangkan J-K tidak aktif, maka apapun yang dilakukan pada input J dan K tidak akan mempengaruhi output dari rangkaian tersebut. Sehingga didapatkan output Q berlogika 0 dan Q’berlogika 1.
Selanjutnya rangkaian D flip-flop di sebelah kiri yang mana pengembangan dari RS flip-flop. Sesuai dengan kodisi dimana input dari D adalah B5 (don’t care) dan CLK adalah B6 (don’t care), sehingga karena input R dan S adalah don’t care maka untuk mengatur output Q dan Q’ adalah dari B0 dan B1 pada B5 ini dimisalkan berlogika 0, apabila D berlogika 0 maka output yang dihasilkan pada Q adalah 0 dan Q’ adalah 1. Input B0 adalah 0 (low) dan sesuai dengan D flip-flop yang bekerja dengan keadaan aktif low. Sedangkan input B1 adalah 1. Maka jika S berlogika 1 dan R berlogika 0 maka ouput Q adalah 0 sedangkan Q’ adalah 1.
Tidak ada komentar:
Posting Komentar