Laporan Akhir 2 Modul 2







1. Jurnal [Kembali]

Percobaan 2



2. Alat dan Bahan [Kembali]

1. Panel DL 2203C. 
2. Panel DL 2203D.    
3. Panel DL 2203S. 

Gambar 2.1 Module D’Lorenzo


    4. Jumper
Gambar 2.2 Jumper

5. Switch
Gambar 2.3 Switch



6. T Flip-Flop

Gambar 2.4 T Flip-Flop



7. Logicstate
Gambar 2.5 Logicstate



8. Logicprobe
Gambar 2.6 Logicprobe



9. Dclock

Gambar 2.7 Clock


3. Rangkaian Simulasi [Kembali]


Gambar 3.1 Rangkaian Simulasi


Gambar 3.2 Rangkain pada Modul D'lorenzo


4. Prinsip Kerja Rangkaian [Kembali]


Rangkaian ini terdiri sebuah rangkaian T flip-flop.

Input rangkaian divariasikan kondisinya untuk melihat output serta pengaruh dari perubahan input.

Terdapat 4 kondisi variasi

1.     kondisi ke-1

input B0=0, B1=1, B2=dont care. Maka berdasarkan kondisi tersebut outputnya berupa Q=0  dan Q'=1. Hal ini terjadi karena input  R, S, dan clock nya bersifat active low yang akan bekerja pada logika nol sedangkan j dan k merupakan active high yang akan bekerja pada logika 1. Karena pada  S diberi logika 1, maka rangkaiannya menjadi asysncrhonus reset dan outputnya berlogika 0. Hasil ouput ini sudah sesuai dengan tabel kebenarannya.

2.     Kondisi ke-2

input B0=1, B1=0, B2=dont care. Maka berdasarkan kondisi tersebut outputnya berupa Q=1  dan Q'=0. hal ini terjadi karena input  R, S, dan clock nya bersifat active low yang akan bekerja pada logika nol sedangkan J dan K merupakan active high yang akan bekerja pada logika 1. Karena pada  S diberi logika 0, maka rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. Kondisi ini disebut juga asynchronous set. Hasil ouput ini sudah sesuai dengan tabel kebenarannya.

3.     Kondisi ke-3

Input B0=0, B1=0, B2=dont care. Maka berdasarkan kondisi tersebut outputnya berupa Q=1 dan Q'=1. Ini dinamakan kedaan terlarang, karena kedua ouput sama sama memiliki nilai yang sama yaitu 1. Dimana yang seharusnya untuk nilai Q dengan Q' biasanya nilainya adalah berlawanan. Keadaan ini terjadi saat R dan S sama-sama diberikan inputan 0. Hasil ouput ini sudah sesuai dengan tabel kebenarannya.

4.     Kondisi ke-4

Input B0=1, B1=1, B2=clock, Maka berdasarkan kondisi tersebut outputnya berupa akan berubah-ubah disebut juga kondisi toggel. Dinamakan kondisi ini muncul karena outputnya membalikkan nilai output sebeumnya. Dimana sebelumnya output bernilai Q=1 dan sekarang outputnya dibalikkan sehingga nilainya menjadi Q=0. Hasil ouput ini sudah sesuai dengan tabel kebenarannya.


5. Video Rangkaian [Kembali]

a. Video Simulasi Proteus



b. Video Percobaan di Lab





6. Analisa [Kembali]

1. Apa yang terjadi jika B1 diganti CLK pada kondisi 2? 

Berdasarkan Modul pada kondisi 2 input B0=1, B1=1, B2=don’t care. Input B0 terhubung ke kaki R dan input B1 ke kaki S, dan input B2 itu don’t care sehingga bisa tidak dihiraukan. Jika dibuat rangkai sesuai kondisi 2 maka output Q akan berlogika 1 dan Q’ berlogika 0. Namun, ketika input B1 diganti dengan clock maka tidak terjadi perubahan pada output Q dan Q’. Adapun yang terjadi adalah karena diberi clock maka input sinyal S berupa clock akan berosilasi dan terjadi fall time dan rise time. 

2. Bandingkan hasil percobaan dengan teori! 



Tabel kebenaran T Flip-Flop

Berdasarkan tabel kebenaran T flip flop dan hasil percobaan di atas didapatkan nilai output yang sama baik output Q ataupun Q'. 

a. Kondisi ke-1, yaitu mode operasi asynchronous reset. Berdasarkan teori didapatkan output Q berlogika ‘0’ dan untuk output Q’ berlogika ‘1’. Hal ini sesuai dengan hasil yang didapatkan dari hasil percobaan. 

b. Kondisi ke-2, yaitu mode operasi asynchronous set. Berdasarkan teori didapatkan output Q berlogika ‘1’, dan untuk output Q’ berlogika ‘0’, hal ini sesuai dengan hasil yang didapatkan dari hasil percobaan. 

c. Kondisi ke-3, yaitu mode operasi prohibited. Berdasarkan teori didapatkan output yang sama untuk Q dan Q’ yaitu sama-sama berlogika 1, hal ini sesuai dengan hasil yang didapatkan dari hasil percobaan. 

d. Kondisi ke-4, yaitu mode operasi toggle. Berdasarkan teori didapatkan output yang sama untuk Q dan Q’ yaitu berlogika 1 atau 0 secara bergantian, hal ini sesuai dengan hasil yang didapatkan dari hasil percobaan. 

3. Apa fungsi masing-masing kaki Flip-Flop yang digunakan? 

Adapun IC yang digunakan sebagai T flip-flop adalah IC 74LS112 yang memiliki kaki-kaki:

a. S : kaki set sebagai input dan pengendali yang berpasangan dengan kaki R

b. R : kaki reset sebagai input dan pengendali yang berpasangan dengan kaki S 

c. J : sebagai input dan pengendali yang berpasangan dengan kaki K

d. K : sebagai input dan pengendali yang berpasangan dengan kaki J

e. CLK : sebagai input sinyal clock dan pengendali

f. Q : sebagai output 

g. Q’ : sebagai output yang hasilnya berlawanan dengan Q



7. Link Download [Kembali]
  • Download download rangkaian percobaan 2 Klik
  • Download video simulasi percobaan 2 Klik
  • Download HTML Klik
  • Download datasheet logicprobe Klik
  • Download datasheet switch  Klik
  • Download datasheet IC 74LS112 Klik






Tidak ada komentar:

Posting Komentar

BAHAN PRESENTASI UNTUK MATAKULIAH ELEKTRONIKA Oleh Annisa Az-Zahra 2010952058 Dosen Pengampu: Darwison, M.T. JURUSAN TEKNIK ELEKTRO FAKULTAS...